试题详情
- 简答题用filp-flop和logic-gate设计一个1位加法器，输入carryin和current-stage，输出carryout和next-stage.
- 考设计具有输入输出缓冲功能的加法器，这样理解的话，题目做起来很简单，只要将输入和输出各加一个触发器作为数据锁存器即可，也就是需要4个触发器。加法功能完全由门电路实现。
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