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简答题说明VHDL中信号、变量、常数的涵义。
  • 信号：指所定义的数据是一个全局变量，在ARCHITECTURE，PACKAGE，ENTITY语句中进行说明。
    变量：指所定义的数据是一个局部变量，在PROCESS，FUNCTION，PROCEDURE语句中进行说明。
    常数：指所定义的数据是一个全局常量，在任何情况下都可以加以说明。通常对应地表示数字电路中的电源或数字地，有时也表示一个常数，如计数器中的预置初始值等。

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