试题详情
- 简答题已知x=4’b1001,y=4’0110,则x的4位补码为4’b1111,而y的4位的补码为()
- 4’b0110
关注下方微信公众号,在线模考后查看
热门试题
- Verilog语言规定了逻辑电路中信号的
- inout端口可以定义成下列哪种数据类型
- 下列代码描述中,不能产生时序逻辑的()
- 两个进程之间是()语句。而在Always
- 块语句有两种,一种是begin-end语
- Verilog语言与C语言的区别,不正确
- Verilog的基本设计单元是模块。它是
- 关于过程块以及过程赋值描述中,下列正确的
- SOPC
- 简述FPGA与CPLD两种器件应用特点。
- ASIC
- Verilog 语言规定的两种主要的数据
- 下列数组描述中不正确的代码是()。
- 编程实现带同步清0、同步置1的D触发器。
- 已知x=4’b1001,y=4’0110
- 在高速系统设计中,下列哪种优化方案的目的
- Reg型和wire型信号有什么本质的区别
- 可编程逻辑器件的优化过程主要是对()和资
- Verilog HDL语言进行电路设计方
- P,Q,R都是4bit的输入矢量,下面哪