试题详情
简答题Verilog 语言规定的两种主要的数据类型分别是 wire(或 net) 和 reg 。程序模块中输入,输出信号的缺省类型为 () 。
  • wire(或 net)
  • 关注下方微信公众号,在线模考后查看

热门试题