试题详情
- 单项选择题在verilog语言中,a=4b’1011,那么&a=()
A、4b’1011
B、4b’1111
C、1b’1
D、1b’0
- D
关注下方微信公众号,在线模考后查看
热门试题
- 简要说明仿真时阻塞赋值与非阻塞赋值的区别
- 块语句有两种,一种是begin-end语
- 试用verilog语言产生如下图所示的测
- ASIC
- 下列哪些Verilog的基本门级元件是多
- 根据下面的程序,画出产生的信号波形。
- 子系统设计优化,主要考虑提高资源利用率
- 目前国际上较大的PLD器件制造公司有()
- 关于函数的描述下列说法不正确的是()
- IEEE
- 在verilog语言中整型数据与()位寄
- 下列描述中采用时钟正沿触发且reset异
- 在高速系统设计中,下列哪种优化方案的目的
- 完整的条件语句将产生()电路,不完整的条
- P,Q,R都是4bit的输入矢量,下面哪
- Reg型和wire型信号有什么本质的区别
- 简述Verilog HDL编程语言中函数
- 基于EDA软件的FPGA/CPLD设计
- 在进程中什么情况下综合为时序电路?什么情
- 下列语句中,不属于并行语句的是:()