试题详情
- 简答题在Verilog语言中什么情况下必需使用复合语句?表达一个复合语句的的语法是怎样的?
- 在进程语句中,其条件和循环语句中,只能执行一条语句,当多于一条语句时,则要采用复合语句,复合语句以begin开头,以 end作为结束。
关注下方微信公众号,在线模考后查看
热门试题
- 子系统设计优化,主要考虑提高资源利用率
- 简述基于数字系统设计流程包括哪些步骤?
- Verilog语言与C语言的区别,不正确
- 系统函数和任务函数的首字符标志为(),预
- 程序注解,并说明整个程序完成的功能。
- CPLD
- specparam语句和paramete
- 在case语句中至少要有一条()语句
- 根据下面的程序,画出产生的信号波形。
- 用EDA技术进行电子系统设计的目标是最终
- 阻塞性赋值符号为(),非阻塞性赋值符号为
- inout端口可以定义成下列哪种数据类型
- Verilog的基本设计单元是模块。它是
- 随着EDA技术的不断完善与成熟,()的设
- 可编程器件分为()和CPLD。
- Verilog 语言规定的两种主要的数据
- 简述有限状态机FSM分为哪两类?有何区别
- 大型数字逻辑电路设计采用的IP核有软IP
- 试用verilog语言,利用内置基本门级
- 编程实现两个4位二进制数相减的程序。